`timescale 1ns / 1ps
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// Company: 
// Engineer: 
// 
// Create Date:    10:34:53 04/20/2011 
// Design Name: 
// Module Name:    Adder_16bit 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//////////////////////////////////////////////////////////////////////////////////
module Adder_16bit(a, b, result);
    input [15:0] a;
    input [15:0] b;
    output [15:0] result;
 
	reg [15:0] result;
	
	always @ (*)
		result <= a + b;


endmodule
